一、问题描述

此问题类似于上一个（模块）。您将获得一个名为的 mod_a 模块，该模块按此顺序具有 2 个输出和 4 个输入。您必须按位置将 6 个端口按该顺序连接到顶级模块的端口 out1 、 out2、 a b c 和 d 。
module mod_a ( output, output, input, input, input, input );

二、verilog源码

module top_module (
input a,
input b,
input c,
input d,
output out1,
output out2
);
mod_a u1(out1, out2, a, b, c, d);

endmodule

三、仿真结果

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